高速缓冲存储器一般由什么构成（高速缓冲存储器）

大家好，我是小房，我来为大家解答以上问题。高速缓冲存储器一般由什么构成，高速缓冲存储器很多人还不知道，现在让我们一起来看看吧！

1、高速缓冲存储器(Cache)实际上是为了把由DRAM组成的大容量内存储器都看做是高速存储器而设置的小容量局部存储器，一般由高速SRAM构成。

2、这种局部存储器是面向CPU的，引入它是为减小或消除CPU与内存之间的速度差异对系统性能带来的影响。

3、Cache 通常保存着一份内存储器中部分内容的副本（拷贝），该内容副本是最近曾被CPU使用过的数据和程序代码。

4、Cache的有效性是利用了程序对存储器的访问在时间上和空间上所具有的局部区域性，即对大多数程序来说，在某个时间片内会集中重复地访问某一个特定的区域。

5、如PUSH/POP指令的操作都是在栈顶顺序执行，变量会重复使用，以及子程序会反复调用等，就是这种局部区域性的实际例证。

6、因此，如果针对某个特定的时间片，用连接在局部总线上的Cache代替低速大容量的内存储器，作为CPU集中重复访问的区域，系统的性能就会明显提高。

7、 　　系统开机或复位时，Cache 中无任何内容。

8、当CPU送出一组地址去访问内存储器时，访问的存储器的内容才被同时“拷贝”到Cache中。

9、此后，每当CPU访问存储器时，Cache 控制器要检查CPU送出的地址，判断CPU要访问的地址单元是否在Cache 中。

10、若在，称为Cache 命中，CPU可用极快的速度对它进行读/写操作；若不在，则称为Cache未命中，这时就需要从内存中访问，并把与本次访问相邻近的存储区内容复制到Cache 中。

11、未命中时对内存访问可能比访问无Cache 的内存要插入更多的等待周期，反而会降低系统的效率。

12、而程序中的调用和跳转等指令，会造成非区域性操作，则会使命中率降低。

13、因此，提高命中率是Cache 设计的主要目标。

本文到此讲解完毕了，希望对大家有帮助。

　　免责声明：本文由用户上传，与本网站立场无关。财经信息仅供读者参考，并不构成投资建议。投资者据此操作，风险自担。 如有侵权请联系删除！