集成电路设计（英语：Integrated circuit design），根据当前集成电路的集成规模，亦可称之为超大规模集成电路设计（VLSI design），是指以集成电路、超大规模集成电路为目标的设计流程。集成电路设计通常是以“模块”作为设计的单位的。例如，对于多位全加器来说，其次级模块是一位的加法器，而加法器又是由下一级的与门、非门模块构成，与、非门最终可以分解为更低抽象级的CMOS器件。下面就让我们进一步的了解集成电路设计的相关知识。
集成电路设计介绍集成电路设计的流程一般先要进行软硬件划分，将设计基本分为两部分：芯片硬件设计和软件协同设计。芯片硬件设计包括：
1．功能设计阶段。
设计人员产品的应用场合，设定一些诸如功能、操作速度、接口规格、环境温度及消耗功率等规格，以做为将来电路设计时的依据。更可进一步规划软件模块及硬件模块该如何划分，哪些功能该整合于SOC 内，哪些功能可以设计在电路板上。
2．设计描述和行为级验证
功能设计完成后，可以依据功能将SOC 划分为若干功能模块，并决定实现这些功能将要使用的IP 核。此阶段间接影响了SOC 内部的架构及各模块间互动的讯号，及未来产品的可靠性。决定模块之后，可以用VHDL 或Verilog 等硬件描述语言实现各模块的设计。接着，利用VHDL 或Verilog 的电路仿真器，对设计进行功能验证（functionsimulation，或行为验证 behavioral simulation）。
注意，这种功能仿真没有考虑电路实际的延迟，也无法获得精确的结果。
3．逻辑综合
确定设计描述正确后，可以使用逻辑综合工具（synthesizer）进行综合。综合过程中，需要选择适当的逻辑器件库（logic cell library），作为合成逻辑电路时的参考依据。硬件语言设计描述文件的编写风格是决定综合工具执行效率的一个重要因素。事实上，综合工具支持的HDL 语法均是有限的，一些过于抽象的语法只适于作为系统评估时的仿真模型，而不能被综合工具接受。
逻辑综合得到门级网表。
4．门级验证（Gate-Level Netlist Verification）
门级功能验证是寄存器传输级验证。主要的工作是要确认经综合后的电路是否符合功能需求，该工作一般利用门电路级验证工具完成。注意，此阶段仿真需要考虑门电路的延迟。
5．布局和布线
布局指将设计好的功能模块合理地安排在芯片上，规划好它们的位置。布线则指完成各模块之间互连的连线。注意，各模块之间的连线通常比较长，因此，产生的延迟会严峻影响SOC的性能，尤其在0.25 微米制程以上，这种现象更为显著。 目前，这一个行业仍然是中国的空缺，开设集成电路设计与集成系统专业的大学还比较少，其中师资较好的学校有 上海交通大学，哈尔滨工业大学，哈尔滨理工大学，东南大学，西安电子科技大学，电子科技大学，复旦大学，华东师范大学等。这个领域已经逐渐饱和，越来越有趋势走上当年软件行业的道路。
集成电路设计过程1.电路设计
依据电路功能完成电路的设计。
2.前仿真
电路功能的仿真，包括功耗，电流，电压，温度，压摆幅，输入输出特性等参数的仿真。
3.版图设计（Layout）
依据所设计的电路画版图。一般使用Cadence软件。
4.后仿真
对所画的版图进行仿真，并与前仿真比较，若达不到要求需修改或重新设计版图。
5.后续处理
将版图文件生成GDSII文件交予Foundry流片。
集成电路设计的辅助和自动化主条目：计算机辅助设计和电子设计自动化
由于集成电路系统的复杂性，工程师往往需要借助电子设计自动化工具来进行计算机辅助设计。逻辑综合就是电子设计自动化在数字集成电路设计中最显著的体现。以往在设计小规模、中规模集成电路时，工程师设计数字集成电路需要根据逻辑功能，通过类似卡诺图这样的手工途径来优化逻辑函数，然后确定使用何种逻辑门来实现电路。而在当前超大规模集成电路，乃至更大的甚大规模集成电路的设计中，这样的工作方式不太现实。电子设计自动化工具使得工程师能够从复杂的门级设计转到功能设计，而底层的转换由自动工具完成，工程师只需要掌握如何设置这些工具工作策略的知识。硬件描述语言是集成电路设计自动化的重要基础。电子设计自动化进展十分迅速，现在已经成立了诸如设计自动化会议的一些学术论坛，定期讨论业界的进展。
完成整个集成电路设计常常涉及多个电子设计自动化工具的运用。有些公司专门从事集成电路计算机辅助设计工具套件的开辟和销售，例如Synopsys、Cadence、Mentor Graphics、Agilent、Altium、Xilinx等。电子设计自动化工具的本身作为一种软件，背后依靠的是各种计算机算法。因此电子设计自动化工具的开辟更加接近软件设计的范畴，其开辟人员需要重点关注逻辑简化、布局布线等方面的算法实现，但是他们同样需要了解集成电路的硬件知识。
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